Cadence高速PCB设计实战攻略电子书

作者介绍

前言

第1章 原理图OrCAD Capture CIS

1.1 OrCAD Capture CIS基础使用

1.1.1 新建Project工程文件

1.1.2 普通元件放置方法（快捷键P）

1.1.3 Add library增加元件库

1.1.4 Remove Library移除元件库

1.1.5 当前库元件的搜索办法

1.1.6 使用Part Search选项来搜索

1.1.7 元件的属性编辑

1.1.8 放置电源和GND的方法

1.2 元件的各种连接办法

1.2.1 同一个页面内建立互连线连接

1.2.2 同一个页面内NET连接

1.2.3 无电气连接的引脚，放置无连接标记

1.2.4 不同页面间建立互连的方法

1.2.5 总线的使用方法

1.2.6 总线中的说明

1.3 浏览工程及使用技巧

1.3.1 Browse的使用方法

1.3.2 浏览 Parts元件

1.3.3 浏览Nets

1.3.4 利用浏览批量修改元件的封装

1.4 常见的基本操作办法

1.4.1 选择元件

1.4.2 移动元件

1.4.3 旋转元件

1.4.4 镜像翻转元件

1.4.5 修改元件属性

1.4.6 放置文本和图形

1.5 创建新元件库

1.5.1 创建新的元件库

1.5.2 创建新的库元件

1.5.3 创建一个Parts的元件

1.5.4 创建多个Parts的元件

1.5.5 一次放置多个Pins，Pin Array命令

1.5.6 低电平有效PIN名称的写法

1.5.7 利用New Part Creation Spreadsheet创建元件

1.5.8 元件库的常用编辑技巧

1.5.9 Homogeneous类型元件画法

1.5.10 Heterogeneous类型元件画法

1.5.11 多Parts使用中出现的错误

1.5.12 解决办法

1.6 元件增加封装属性

1.6.1 单个元件增加Footprint属性

1.6.2 元件库中添加Footprint属性，更新到原理图

1.6.3 批量添加Footprint属性

1.7 相应的操作生成网络表相关内容

1.7.1 原理图编号

1.7.2 进行DRC检查

1.7.3 DRC警告和错误

1.7.4 统计元件PIN数

1.8 创建元件清单

1.8.1 标准元件清单

1.8.2 Bill of Material输出

第2章 Cadence的电路设计流程

2.1 Cadence板级设计流程

2.1.1 原理图设计阶段

2.1.2 PCB设计阶段

2.1.3 生产文件输出阶段

2.2 Allegro PCB设计流程

2.2.1 前期准备工作

2.2.2 PCB板的结构设计

2.2.3 导入网络表

2.2.4 进行布局、布线前的仿真评估

2.2.5 在约束管理中建立约束规则

2.2.6 手工布局及约束布局

2.2.7 手工进行布线或自动布线

2.2.8 布线完成以后进行后级仿真

2.2.9 网络、DRC检查和结构检查

2.2.10 布线优化和丝印

2.2.11 输出光绘制板

第3章 工作界面介绍及基本功能

3.1 Allegro PCB Designer启动

3.2 软件工作的主界面

3.3 鼠标的功能

3.4 鼠标的Stroke功能

3.5 Design parameters命令的Display选项卡

3.6 Design parameters命令的Design选项卡

3.7 Design parameters命令的Text选项卡

3.8 Design parameters命令的Shape选项卡

3.9 Design parameters命令的Flow planning选项卡

3.10 Design parameters命令的Route选项卡

3.11 Design parameters命令的Mfg Applications选项卡

3.12 格点设置

3.13 Allegro中的层和层设置

3.14 PCB叠层

3.15层面显示控制和颜色设置

3.16 Allegro常用组件

3.17 脚本录制

3.18 用户参数及变量设置

3.19 快捷键设置

3.20 Script脚本做成快捷键

3.21 常用键盘命令

3.22 走线时用快捷键改线宽

3.23 定义快捷键换层放Via

3.24 系统默认快捷键

3.25 文件类型介绍

第4章 焊盘知识及制作方法

4.1 元件知识

4.2 元件开发工具

4.3 元件制作流程和调用

4.4 获取元件库的方式

4.5 PCB正片和负片

4.6 焊盘的结构

4.7 Thermal Relief和Anti Pad

4.8 Pad Designer

4.9 焊盘的命名规则

4.10 SMD表面贴装焊盘的制作

4.11 通孔焊盘的制作（正片）

4.12 制作Flash Symbol

4.13 通孔焊盘的制作（正负片）

4.14 DIP元件引脚尺寸和焊盘尺寸的关系

4.15 SMD元件引脚尺寸和焊盘尺寸的关系

4.16 SMD分立元件引脚尺寸和焊盘尺寸的关系

4.17 常用的过孔孔径和焊盘尺寸的关系

4.18 实例：安装孔或固定孔的制作

4.19 实例：自定义表面贴片焊盘

4.20 实例：制作空心焊盘

4.21 实例：不规则带通孔焊盘的制作

第5章 元件封装命名及封装制作

5.1 SMD分立元件封装的命名方法

5.2 SMD IC芯片的命名方法

5.3 插接元件的命名方法

5.4 其他常用元件的命名方法

5.5 元件库文件说明

5.6 实例：0603电阻封装制作

5.7 实例：LFBGA100封装

5.8 利用封装向导制作msop8封装

5.9 实例：插件电源插座封装制作

5.10 实例：圆形锅仔片封装制作

5.11 实例：花状固定孔的制作办法

5.12 实例：LT3032 DE14MA封装制作

第6章 电路板创建与设置

6.1 电路板的组成要素

6.2 使用向导创建电路板

6.3 手工创建电路板

6.4 手工绘制电路板外框Outline

6.5 板框倒角

6.6 创建允许布线区域Route Keepin

6.7 创建元件放置区域Package Keepin

6.8 用Z-Copy创建Route Keepin和Package Keepin

6.9 创建和添加安装孔或定位孔

6.10 导入DXF板框

6.11 尺寸标注

6.12 Cross-section

6.13 设置叠层结构

第7章 Netlist网络表解读及导入

7.1 网络表的作用

7.2 网络表的导出，Allegro方式

7.3 Allegro方式网络表解读

7.4 网络表的导出，Other方式

7.5 Other方式网络表解读

7.6 Device文件详解

7.7 库路径加载

7.8 Allegro方式网络表导入

7.9 Other方式网络表导入

7.10 网络表导入常见错误和解决办法

第8章 PCB板的叠层与阻抗

8.1 PCB层的构成

8.2 合理确定PCB层数

8.3 叠层设置的原则

8.4 常用的层叠结构

8.5 电路板的特性阻抗

8.6 叠层结构的设置

8.7 Cross Section中的阻抗计算

8.8 厂商的叠层与阻抗模板

8.9 Polar SI9000阻抗计算

第9章 电路板布局

9.1 PCB布局要求

9.1.1 可制造性设计（DFM）

9.1.2 电气性能的实现

9.1.3 合理的成本控制

9.1.4 美观度

9.2 布局的一般原则

9.3 布局的准备工作

9.4 手工摆放相关窗口的功能

9.5 手工摆放元件

9.6 元件摆放的常用操作

9.6.1 移动元件

9.6.2 移动（Move）命令中旋转元件

9.6.3 尚未摆放时设置旋转

9.6.4 修改默认元件摆放的旋转角度

9.6.5 一次进行多个元件旋转

9.6.6 镜像已经摆放的元件

9.6.7 摆放过程中的镜像元件

9.6.8 右键Mirror镜像元件

9.6.9 默认元件摆放镜像

9.6.10 元件对齐操作

9.6.11 元件位置交换Swap命令

9.6.12 Highlight和Dehighlight

9.7 Quick Place窗口

9.8 按Room摆放元件

9.8.1 给元件赋Room属性

9.8.2 按Room摆放元件

9.9 原理图同步按Room摆放元件

9.10 按照原理图页面摆放元件

9.11 Capture和Allegro的交互布局

9.12 飞线Rats的显示和关闭

9.13 SWAP Pin和Function功能

9.14 元件相关其他操作

9.14.1 导出元件库

9.14.2 更新元件（Update Symbols）

9.14.3 元件布局的导出和导入

9.15 焊盘Pad的更新、修改和替换

9.15.1 更新焊盘命令

9.15.2 编辑焊盘命令

9.15.3 替换焊盘命令

9.16 阵列过孔（Via Arrays）

9.17 模块复用

第10章 Constraint Manager约束规则设置

10.1 约束管理器（Constraint Manager）介绍

10.1.1 约束管理器的特点

10.1.2 约束管理器界面介绍

10.1.3 与网络有关的约束与规则

10.1.4 物理和间距规则

10.2 相关知识

10.3 布线DRC及规则检测开关

10.4 修改默认约束规则

10.4.1 修改默认物理约束Physical

10.4.2 修改过孔Vias约束规则

10.4.3 修改默认间距约束Spacing

10.4.4 修改默认同网络间距约束Same Net Spacing

10.5 新建扩展约束规则及应用

10.5.1 新建物理约束Physical及应用

10.5.2 新建间距约束Spacing及应用

10.5.3 新建同网络间距约束Same Net Spacing及应用

10.6 Net Class的相关应用

10.6.1 新建Net Class

10.6.2 Net Class内的对象编辑

10.6.3 对Net Class添加Physical约束

10.6.4 Net Class添加Spacing约束

10.6.5 Net Class-Class间距规则

10.7 区域约束规则

10.8 Net属性

10.9 DRC

10.10 电气规则

10.11 电气布线约束规则及应用

10.11.1 连接（Wiring）约束及应用

10.11.2 过孔（Vias）约束及应用

10.11.3 阻抗（Impedance）约束及应用

10.11.4 最大/最小延迟或线长约束及应用

10.11.5 总线长（Total Etch Length）约束及应用

10.11.6 差分对约束及应用

10.11.7 相对等长约束及应用

第11章 电路板布线

11.1 电路板基本布线原则

11.1.1 电气连接原则

11.1.2 安全载流原则

11.1.3 电气绝缘原则

11.1.4 可加工性原则

11.1.5 热效应原则

11.2 布线规划

11.3 布线的常用命令及功能

11.3.1 Add Connect增加布线

11.3.2 Add Connect右键菜单

11.3.3 调整布线命令Slide

11.3.4 编辑拐角命令Vertex

11.3.5 自定义走线平滑命令Custom smooth

11.3.6 改变命令Change

11.3.7 删除布线命令Delete

11.3.8 剪切命令Cut

11.3.9 延迟调整命令Delay Tuning

11.3.10 元件扇出命令Fanout

11.4 差分线的注意事项及布线

11.4.1 差分线的要求

11.4.2 差分线的约束

11.4.3 差分线的布线

11.5 群组的注意事项及布线

11.5.1 群组布线的要求

11.5.1 群组布线

11.6 布线高级命令及功能

11.6.1 Phase Tune差分相位调整

11.6.2 Auto-interactive Phase Tune自动差分相位调整

11.6.3 Auto Interactive Delay Tune自动延迟调整

11.6.4 Timing Vision命令

11.6.5 Snake mode蛇形布线

11.6.6 Scribble mode草图模式

11.6.7 Duplicate drill hole过孔重叠检查

11.7 布线优化Gloss

11.8 时钟线要求和布线

11.8.1 时钟线要求

11.8.2 时钟线布线

11.9 USB接口设计建议

11.9.1 电源和阻抗的要求

11.9.2 布局与布线

11.10 HDMI接口设计建议

11.11 NAND Flash设计建议

第12章 电源和地平面处理

12.1 电源和地处理的意义

12.2 电源和地处理的基本原则

12.2.1 载流能力

12.2.2 电源通道和滤波

12.2.3 分割线宽度

12.3 内层铺铜

12.4 内层分割

12.5 外层铺铜

12.6 编辑铜皮边界

12.7 挖空铜皮

12.8 铜皮赋予网络

12.9 删除孤岛

12.10 合并铜皮

12.11 铜皮属性设置

12.11.1 Shape fill选项卡

12.11.2 Void controls选项卡

12.11.3 Clearances选项卡

12.11.4 Thermal relief connects选项卡

第13章 制作和添加测试点与MARK点

13.1 测试点的要求

13.2 测试点的制作

13.2.1 启动工具

13.2.2 设置测试点参数

13.2.3 保存焊盘文件

13.3 自动加入测试点

13.3.1 选择命令

13.3.2 Preferences功能组的参数设置

13.3.3 Padstack Selection选项卡（指定测试点）

13.3.4 Probe Types选项卡（探针的类型）

13.3.5 Testprep Automatic自动添加测试点

13.3.6 添加测试点

13.3.7 查看测试点报告

13.4 手动添加测试点

13.4.1 手动添加测试点命令

13.4.2 手动执行添加

13.4.3 修改探针图形

13.5 加入测试点的属性

13.6 Mark点制作规范

13.7 Mark点的制作与放置

第14章 元件重新编号与反标

14.1 部分元件重新编号

14.2 整体元件重新编号

14.3 用PCB文件反标

14.4 使用Allegro网络表同步

第15章 丝印信息处理和BMP文件导入

15.1 丝印的基本要求

15.2 字号参数调整

15.3 丝印的相关层

15.3.1 Components元件属性显示

15.3.2 Package Geometry元件属性显示

15.3.3 Board Geometry丝印属性显示

15.3.4 Manufacturing丝印属性显示

15.4 手工修改元件编号

15.4.1 修改元件编号 方法1

15.4.2 修改元件编号 方法2

15.4.3 手工修改元件编号中出现的问题

15.5 Auto Silkscreen生成丝印

15.5.1 打开Auto Silkscreen窗口

15.5.2 设置参数

15.5.3 执行命令

15.6 手工调整和添加丝印

15.6.1 统一丝印字号

15.6.2 丝印位置调整

15.6.3 翻板调整Bottom丝印

15.6.4 丝印画框区分元件

15.6.5 添加丝印文字

15.7 丝印导入的相关处理

15.7.1 增加中文字

15.7.2 增加Logo

第16章 DRC错误检查

16.1 Display Status

16.1.1 执行命令弹出窗口

16.1.2 Symbols and nets

16.1.3 Shapes铜皮图形的状态显示

16.1.4 Dynamic fill

16.1.5 DRCs 状态报告

16.1.6 Statistics统计的显示

16.2 DRC错误排除

16.2.1 线到线的间距错误

16.2.2 线宽的错误

16.2.3 元件重叠的错误

16.3 报告检查

16.3.1 Reports查看报告

16.3.2 Quick Reports查看报告

16.3.3 Database Check

16.4 常见的DRC错误代码

第17章 Gerber光绘文件输出

17.1 Gerber文件格式说明

17.1.1 RS-274D

17.1.2 RS-274X

17.2 输出前的准备

17.2.1 Design Parameters检查

17.2.2 铺铜参数检查

17.2.3层叠结构检查

17.2.4 Status窗口DRC的检查

17.2.5 Database Check

17.2.6 设置输出文件的文件夹和路径

17.3 生成钻孔数据

17.3.1 钻孔参数的设置

17.3.2 自动生成钻孔图形

17.3.3 放置钻孔图和钻孔表

17.3.4 生成钻孔文件

17.3.5 生成NC Route文件

17.4 生成叠层截面图

17.5 Artwork参数设置

17.5.1 Film Control选项卡

17.5.2 General Parameters选项卡

17.6 底片操作与设置

17.6.1 底片的增加操作

17.6.2 底片的删除操作

17.6.3 底片的修改操作

17.6.4 设置底片选项

17.7 光绘文件的输出和其他操作

17.7.1 光绘范围（Photoplot Outline）

17.7.2 生成 Gerber文件

17.7.3 经常会出现的两个警告

17.7.4 向工厂提供文件

17.7.5 Valor检查所需文件

17.7.6 SMT所需坐标文件

17.7.7 浏览光绘文件

17.7.8 打印PDF

第18章 电路板设计中的高级技巧

18.1 团队合作设计

18.1.1 团队合作设计流程

18.1.2 使能Team Design

18.1.3 创建设计区域 Create Partitions

18.1.4 查看划分区域

18.1.5 接口规划GuidePort

18.1.6 设计流程管理

18.2 数据的导入和导出

18.2.1 导出Sub Drawing文件

18.2.2 导入Sub Drawing文件

18.2.3 导出和导入丝印文件

18.2.4 导出和导入Tech File文件

18.3 电路板拼板

18.3.1 测量电路板的尺寸

18.3.2 使用Copy命令复制对象

18.3.3 丝印编号的创建

18.3.4 出现DRC错误的问题

18.3.5 拼板增加工艺边

18.3.6 拼板增加Mark

18.4 设计锁定

18.5 无焊盘功能

18.6 模型导入和3D预览

18.6.1 Step模型库路径的设置

18.6.2 Step模型的关联

18.6.3 实例调整Step位置关联

18.6.4 关联板级Step模型

18.6.5 3D预览

18.6.6 Step导出

18.7 可装配性检查

18.7.1 执行可装配性检查

18.7.2 可装配性的规则设置

18.7.3 检查元件间距

18.7.4 检查元件摆放

18.7.5 检查设计中的孔

18.7.6 检查焊盘的跨距轴向

18.7.7 检查测试点

18.7.8 检查和查找错误

18.8 跨分割检查

18.9 Shape编辑模式

18.9.1 进入Shape编辑模式

18.9.2 Shape编辑操作

18.10 新增的绘图命令

18.10.1 延伸线段（Extend Segments）

18.10.2 修剪线段（Trim Segments）

18.10.3 连接线（Connect Lines）

18.10.4 添加平行线（Add Parallel Line）

18.10.5 添加垂直线（Add Perpendicular Line）

18.10.6 添加相切线（Add Tangent Line）

18.10.7 画线删除（Delete By Line）

18.10.8 画矩形删除（Delete By Rectangle）

18.10.9 偏移复制（Offset Copy）

18.10.10 偏移移动（Offset Move）

18.10.11 相对复制（Relative Copy）

18.10.12 相对移动（Relative Move）

第19章 HDI高密度板设计应用

19.1 HDI高密度互连技术

19.1.1 HDI高密度互连技术

19.1.2 HDI高密度互连技术应用

19.2 通孔、盲孔、埋孔的选择

19.2.1 过孔

19.2.2 盲孔（Blind Via）

19.2.3 埋孔（Buried Via）

19.2.4 盲孔和埋孔的应用

19.2.5 高速PCB中的过孔

19.3 HDI的分类

19.3.1 一阶HDI技术

19.3.2 二阶HDI技术

19.3.3 三阶HDI技术

19.3.4 任意阶的HDI

19.3.5 多阶叠孔的HDI

19.3.6 典型HDI结构

19.4 HDI设置及应用

19.4.1 设置参数和叠层

19.4.2 定义盲埋孔和应用

19.4.3 盲埋孔设置约束规则

19.4.4 盲埋孔的摆放使用

19.4.5 盲埋孔常见错误与排除

19.5 相关的设置和约束

19.5.1 清除不用的堆叠过孔

19.5.2 过孔和焊盘DRC模式

19.5.3 Via-Via Line Fattening命令

19.5.4 Microvia微孔

19.5.5 BB Via Stagger

19.5.6 Pad-Pad Connect命令

19.5.7 Gerber中去除未连接的过孔焊盘

19.6 埋入式元件设置

19.6.1 添加元件属性

19.6.2 埋入式元件叠层设置

19.6.3 摆放埋入式元件

19.7 埋入式元件数据输出

19.7.1 生成叠层截面图和钻孔图

19.7.2 输出报告和IPC-D-356A文件

19.7.3 输出Gerber光绘文件

第20章 高速电路DDR内存PCB设计

20.1 DDR内存相关知识

20.1.1 DDR芯片引脚功能

20.1.2 DDR存储阵列

20.1.3 差分时钟

20.1.4 DDR重要的时序指标

20.2 DDR的拓扑结构

20.2.1 T形拓扑结构

20.2.2 菊花链拓扑结构

20.2.3 Fly-by拓扑结构

20.2.4 多片DDR拓扑结构

20.3 DDR的设计要求

20.3.1 主电源VDD和VDDQ

20.3.2 参考电源VRF

20.3.3 端接技术

20.3.4 用于匹配的电压VTT

20.3.5 时钟电路

20.3.6 数据DQ和DQS

20.3.7 地址线和控制线

20.4 DDR的设计规则

20.4.1 DDR信号的分组

20.4.2 互连通路拓扑

20.4.3 布线长度匹配

20.4.4 阻抗、线宽和线距

20.4.5 信号组布线顺序

20.4.6 电源的处理

20.4.7 DDR的布局

20.5 实例：DDR2的PCB设计（4片DDR）

20.5.1 元件的摆放

20.5.2 XNET设置

20.5.3 设置叠层计算阻抗线

20.5.4 信号分组创建Class

20.5.5 差分对建立约束

20.5.6 建立线宽、线距离约束

20.5.7 自定义T形拓扑

20.5.8 数据组相对等长约束

20.5.9 地址、控制组、时钟相对等长约束

20.5.10 布线的相关操作

20.6 实例：DDR3的PCB设计（4片DDR）

20.6.1 元件的摆放

20.6.2 信号分组创建Class

20.6.3 差分对建立约束

20.6.4 建立线宽、线距离约束

20.6.5 自定义Fly-by拓扑

20.6.6 数据组相对等长约束

20.6.7 地址、控制组、时钟相对等长约束

20.6.8 走线规划和扇出

20.6.9 电源的处理

20.6.10 布线的相关操作

20.7 DDR常见的布局、布线办法