数字系统设计与Verilog HDL(第7版)电子书

第7版前言

第1章 EDA技术概述

1.1 EDA技术及其发展

1.2 Top-down设计与IP核复用

1.3 数字设计的流程

1.4 常用的EDA工具软件

1.5 EDA技术的发展趋势

习题1

第2章 FPGA/CPLD器件

2.1 PLD器件概述

2.2 PLD的基本原理与结构

2.3 低密度PLD的原理与结构

2.4 CPLD的原理与结构

2.5 FPGA的原理与结构

2.6 FPGA/CPLD的编程元件

2.7 边界扫描测试技术

2.8 FPGA/CPLD的编程与配置

2.9 FPGA/CPLD器件概述

2.10 FPGA/CPLD的发展趋势

习题2

第3章 Quartus Prime使用指南

3.1 Quartus Prime原理图设计

3.2 基于IP核的设计

3.3 SignalTap II的使用方法

3.4 Quartus Prime的优化设置与时序分析

习题3

实验与设计

第4章 Verilog设计初步

4.1 Verilog的历史

4.2 Verilog模块的结构

4.3 Verilog基本组合电路设计

4.4 Verilog基本时序电路设计

习题4

实验与设计

第5章 Verilog语言要素

5.1 概述

5.2 常量

5.3 数据类型

5.4 参数

5.5 向量

5.6 运算符

习题 5

实验与设计

第6章 Verilog语句语法

6.1 过程语句

6.2 块语句

6.3 赋值语句

6.4 条件语句

6.5 循环语句

6.6 编译指示语句

6.7 任务与函数

6.8 顺序执行与并发执行

6.9 Verilog-2001语言标准

习题6

实验与设计

第7章 Verilog设计的层次与风格

7.1 Verilog设计的层次

7.2 门级结构描述

7.3 行为描述

7.4 数据流描述

7.5 不同描述风格的设计

7.6 多层次结构电路的设计

7.7 基本组合电路设计

7.8 基本时序电路设计

7.9 三态逻辑设计

习题7

实验与设计

第8章 Verilog有限状态机设计

8.1 有限状态机

8.2 有限状态机的Verilog描述

8.3 状态编码

8.4 有限状态机设计要点

习题8

实验与设计

第9章 Verilog驱动常用I/O外设

9.1 4×4矩阵键盘

9.2 标准PS/2键盘

9.3 字符液晶

9.4 汉字图形点阵液晶

9.5 VGA显示器

9.6 乐曲演奏电路

习题9

实验与设计

第10章 Verilog设计进阶

10.1 设计的可综合性

10.2 流水线设计技术

10.3 资源共享

10.4 阻塞赋值与非阻塞赋值

10.5 加法器设计

10.6 乘法器设计

10.7 奇数分频与小数分频

习题 10

实验与设计

第11章 Verilog Test Bench仿真

11.1 系统任务与系统函数

11.2 用户自定义元件

11.3 延时模型的表示

11.4 Test Bench测试平台

11.5 组合和时序电路的仿真

习题11

实验与设计

第12章 Verilog设计实例

12.1 m序列产生器

12.2 Gold码

12.3 CRC校验码

12.4 数字过零检测与等精度频率测量

12.5 QPSK调制器

12.6 小型神经网络

12.7 数字AGC

习题12

实验与设计

附录A Verilog HDL（IEEE Std 1364-1995）关键字

附录B Verilog HDL（IEEE Std 1364-2001）关键字

附录C DE2-115介绍

附录D 有关术语与缩略语

参考文献