数字系统设计与Verilog HDL(第5版)电子书

前言

第1章 EDA技术概述

1.1 EDA技术及其发展

1.2 Top-down设计与IP核复用

1.3 数字设计的流程

1.4 常用的EDA软件工具

1.5 EDA技术的发展趋势

习题1

第2章 FPGA/CPLD器件

2.1 PLD器件概述

2.2 PLD的基本原理与结构

2.3 低密度PLD的原理与结构

2.4 CPLD的原理与结构

2.5 FPGA的原理与结构

2.6 FPGA/CPLD的编程元件

2.7 边界扫描测试技术

2.8 FPGA/CPLD的编程与配置

2.9 FPGA/CPLD器件概述

2.10 FPGA/CPLD的发展趋势

习题2

第3章 Quartus Ⅱ集成开发工具

3.1 Quartus Ⅱ原理图设计

3.2 Quartus Ⅱ的优化设置

3.3 Quartus Ⅱ的时序分析

3.4 基于宏功能模块的设计

习题3

实验与设计

第4章 Verilog设计初步

4.1 Verilog简介

4.2 Verilog模块的结构

4.3 Verilog基本组合电路设计

4.4 Verilog基本时序电路设计

习题4

实验与设计

第5章 Verilog语法与要素

5.1 Verilog语言要素

5.2 常量

5.3 数据类型

5.4 参数

5.5 向量

5.6 运算符

习题5

实验与设计

第6章 Verilog行为语句

6.1 过程语句

6.2 块语句

6.3 赋值语句

6.4 条件语句

6.5 循环语句

6.6 编译指示语句

6.7 任务与函数

6.8 顺序执行与并发执行

习题6

实验与设计

第7章 Verilog设计的层次与风格

7.1 Verilog设计的层次

7.2 门级结构描述

7.3 行为描述

7.4 数据流描述

7.5 不同描述风格的设计

7.6 多层次结构电路的设计

7.7 基本组合电路设计

7.8 基本时序电路设计

7.9 三态逻辑设计

习题7

实验与设计

第8章 Verilog有限状态机设计

8.1 有限状态机

8.2 有限状态机的Verilog描述

8.3 状态编码

8.4 有限状态机设计要点

习题8

实验与设计

第9章 Verilog设计进阶

9.1 加法器设计

9.2 乘法器设计

9.3 奇数分频与小数分频

9.4 VGA图像的显示与控制

9.5 点阵式液晶显示控制

9.6 乐曲演奏电路

习题9

实验与设计

第10章 Verilog设计的优化

10.1 设计的可综合性

10.2 流水线设计技术

10.3 资源共享

10.4 过程

10.5 阻塞赋值与非阻塞赋值

习题10

实验与设计

第11章 Verilog仿真与测试

11.1 系统任务与系统函数

11.2 用户自定义元件

11.3 延时模型的表示

11.4 测试平台

11.5 组合和时序电路的仿真

习题11

实验与设计

第12章 Verilog语言的发展

12.1 Verilog—2001语法结构

12.2 Verilog—2002语法结构

习题12

第13章 通信与信号处理设计实例

13.1 m序列发生器

13.2 Gold码

13.3 CRC校验码

13.4 FSK解调

13.5 数字过零检测与等精度频率测量

13.6 QPSK调制器的FPGA实现

13.7 FIR数字滤波器

13.8 FPGA信号处理基础及浮点计算实例

习题13

实验与设计

附录A Verilog HDL（IEEE Std 1364—1995）关键字

附录B Verilog HDL（IEEE Std 1364—2001）关键字

附录C DE2系统介绍

附录D DE2—70系统介绍

附录E 有关术语与缩略语

参考文献