数字集成电路设计与实战电子书

内容提要

前言PREFACE

本书内容思维导图

第1章 数字集成电路设计概述

1.1 数字集成电路的发展历史与现状

1.1.1 机械式计算机的启蒙时代

1.1.2 电子技术和半导体技术的诞生和发展

1.2 现代数字IC设计方法的发展

1.2.1 自底向上的设计方法

1.2.2 自顶向下的设计方法

1.2.3 自顶向下与自底向上相结合的设计方法

1.3 数字IC前端设计语言及后端设计软件（EDA）

1.3.1 Verilog硬件描述语言

1.3.2 VHDL

1.3.3 验证和验证语言

1.3.4 数字IC设计后端EDA工具

1.4 数字IC的设计模式

1.4.1 全定制设计模式

1.4.2 标准单元设计模式

1.4.3 门阵列设计模式

1.4.4 宏模块设计模式

1.4.5 FPGA设计模式

1.4.6 不同设计模式的比较

1.5 数字IC设计面临的挑战

1.5.1 工艺极限的挑战

1.5.2 投资风险的挑战

1.5.3 IC工程师面临的挑战

1.5.4 项目管理上的挑战

1.6 集成电路的分类

1.6.1 按用途分类

1.6.2 按集成度分类

1.6.3 按设计与制造过程分类

1.7 与集成电路设计与制造相关的常用术语和基本概念

1.8 集成电路设计质量评价

本章习题

第2章 数字集成电路设计流程

2.1 数字集成电路设计流程简介

2.2 系统体系结构设计

2.2.1 系统体系结构设计的内容及方法

2.2.2 系统体系结构设计实例

2.2.2.1 功能及应用环境的定义

2.2.2.2 可重构密码协处理器的设计原理

2.2.2.3 可重构密码协处理器的体系结构设计方案

2.3 RTL代码编写

2.4 RTL代码功能仿真

2.5 综合优化

2.6 可测性设计

2.7 后端布局布线

2.8 时序仿真

2.9 静态时序分析与时序收敛

2.9.1 静态时序分析

2.9.2 时序收敛

2.10 CMOS工艺选择

2.11 IC产业的变革及对设计方法的影响

本章习题

第3章 Verilog硬件描述语言

3.1 引言

3.2 Verilog HDL基本结构

3.2.1 简单的Verilog HDL例子

3.2.2 Verilog HDL的基本结构

3.2.3 逻辑功能定义

3.2.4 关键字

3.2.5 标识符

3.2.6 编写Verilog HDL源代码的标准

3.3 数据类型及常量、变量

3.4 运算符及表达式

3.5 语句

3.6 赋值语句和块语句

3.7 条件语句

3.8 循环语句

3.9 结构说明语句

3.10 编译预处理语句

3.11 语句的顺序执行与并行执行

3.12 不同抽象级别的Verilog HDL模型

3.13 设计技巧

本章习题

第4章 基于Verilog HDL的逻辑设计方法

4.1 基本组合电路的设计方法

4.2 基本时序电路设计

4.3 同步状态机的设计方法

4.4 存储模块设计

4.5 复杂数字系统的逻辑设计

4.5.1 算法状态机图

4.5.2 数据通道／控制器划分

4.5.3 复杂数字系统的设计方法

4.6 复杂数字系统设计举例——多周期处理机设计

4.6.1 多周期处理机Verilog RTL代码

4.6.2 多周期处理机测试代码

4.6.3 多周期处理机功能仿真

4.7 可综合的Verilog RTL设计

4.7.1 可综合的组合电路设计

4.7.2 可综合的时序电路设计

4.8 代码书写风格

本章习题

第5章 数字集成电路设计的验证方法

5.1 数字集成电路设计验证的原理与方法

5.2 软件仿真举例1：RSA加密处理器仿真

5.3 软件仿真举例2：基于USB的RSA加密处理器的功能仿真

5.4 软件仿真举例3：AES加密处理器的时序仿真

5.5 硬件仿真举例：基于USB的AES/RSA加密处理器的硬件仿真

5.6 验证平台编码风格

5.7 验证平台模块设计

5.8 验证平台结构设计

5.9 断言

5.10 验证质量评估

本章习题

第6章 EDA工具的原理及使用方法

6.1 ModelSim的使用方法

6.1.1 ModelSim概览

6.1.2 基本仿真流程

6.1.2.1 创建工作库

6.1.2.2 编译设计文件

6.1.2.3 将编译后的设计装载到模拟／仿真器

6.1.2.4 执行仿真

6.1.2.5 在源文件中设置断点与单步执行

6.1.3 ModelSim工程

6.1.3.1 创建一个新工程

6.1.3.2 编译并装载设计

6.1.3.3 利用文件夹组织工程

6.1.3.4 仿真配置

6.1.4 基于多库的仿真

6.1.4.1 创建资源库

6.1.4.2 创建工程

6.1.4.3 链接资源库

6.1.4.4 永久性映射资源库

6.1.5 在波形窗口中查看仿真结果

6.1.5.1 装载一个设计

6.1.5.2 添加对象到波形窗口

6.1.5.3 波形图的缩放

6.1.5.4 在波形窗口中使用游标

6.1.5.5 保存窗口格式

6.1.6 利用ModelSim进行时序仿真

6.1.6.1 时序仿真的概念

6.1.6.2 利用ModelSim进行时序仿真的方法

6.2 Quartus Ⅱ的使用方法

6.2.1 可编程逻辑设计流程

6.2.1.1 简介

6.2.1.2 图形用户界面设计流程

6.2.1.3 EDA工具设计流程

6.2.1.4 命令行设计流程

6.2.2 设计输入

6.2.2.1 建立工程

6.2.2.2 建立设计

6.2.2.3 使用Altera宏功能模块

6.2.2.4 指定初始设计的约束条件

6.2.2.5 设计方法与设计规划

6.2.3 综合

6.2.3.1 使用Quartus Ⅱ VHDL及Verilog HDL集成综合

6.2.3.2 使用其他EDA综合工具

6.2.3.3 控制Analysis & Synthesis

6.2.3.4 使用Design Assistant检查设计可靠性

6.2.4 仿真

6.2.4.1 使用EDA工具进行设计仿真

6.2.4.2 使用Quartus Ⅱ仿真器进行仿真设计

6.2.5 布局布线

6.2.5.1 简介

6.2.5.2 分析布局布线结果

6.2.5.3 优化布局布线

6.2.5.4 执行增量布局布线

6.2.5.5 通过反标保留分配

6.2.6 基于块的设计

6.2.6.1 简介

6.2.6.2 Quartus Ⅱ基于块的设计流程

6.2.6.3 使用LogicLock区域

6.2.6.4 保存中间综合结果

6.2.6.5 LogicLock与EDA工具结合使用

6.2.7 时序分析

6.2.7.1 简介

6.2.7.2 在Quartus Ⅱ软件中进行时序分析

6.2.7.3 查看时序分析结果

6.2.7.4 使用EDA工具进行时序分析

6.2.8 时序逼近

6.2.8.1 简介

6.2.8.2 使用时序逼近布局图

6.2.8.3 使用网表优化实现时序逼近

6.2.8.4 使用LogicLock区域实现时序逼近

6.2.9 编程与配置

6.2.9.1 简介

6.2.9.2 使用Programmer对一个或多个器件进行编程

6.2.9.3 建立辅助编程文件

6.2.9.4 使用Quartus Ⅱ软件通过远程JTAG服务器进行编程

6.2.10 调试

6.2.10.1 简介

6.2.10.2 使用SignalTap Ⅱ逻辑分析器

6.2.10.3 使用SignalProbe

6.2.10.4 使用Chip Editor

6.2.11 工程更改管理

6.2.11.1 简介

6.2.11.2 使用Chip Editor识别延时与关键路径

6.2.11.3 使用Resource Property Editor修改资源属性

6.2.11.4 使用Change Manager查看和管理更改

6.2.11.5 验证ECO更改的效果

6.2.12 系统级设计

6.2.12.1 简介

6.2.12.2 使用SOPC Builder建立SOPC设计

6.2.12.3 使用DSP Builder建立DSP设计

6.2.13 软件开发

6.2.13.1 简介

6.2.13.2 在Quartus Ⅱ软件中使用Software Builder

6.2.13.3 指定软件构建设置

6.2.13.4 生成软件输出文件

本章习题

第7章 基于FPGA的集成电路设计方法

7.1 FPGA基础知识

7.2 FPGA的基本结构

7.2.1 CycloneⅣ系列FPGA器件概述

7.2.2 CycloneⅣ器件的逻辑单元和逻辑阵列模块

7.2.3 CycloneⅣ器件中的存储器模块

7.2.4 CycloneⅣ器件中的嵌入式乘法器

7.3 FPGA的设计流程

7.4 基于FPGA设计与实现集成电路的EDA工具

7.4.1 基于Quartus Prime的FPGA设计流程

7.4.2 启动Quartus Prime软件

7.4.3 创建一个新的工程

7.4.4 输入用Verilog代码描述的设计模型

7.4.5 编译设计电路

7.4.6 引脚分配

7.4.7 FPGA芯片的编程与配置

7.4.8 对所设计的电路进行测试

本章习题

第8章 低功耗设计技术

8.1 低功耗设计的背景和意义

8.2 低功耗设计技术的发展趋势

8.3 常用的低功耗设计技术介绍

本章习题

第9章 可测性设计方法

9.1 可测性设计的背景及意义

9.2 可测性设计的基本概念与方法

9.2.1 常用缩略语解释

9.2.2 DFT的常用方法

9.2.2.1 Ad Hoc技术

9.2.2.2 结构化设计技术

9.3 基于ATPG的扫描测试

9.3.1 扫描测试的基本原理

9.3.2 扫描测试的主要阶段

9.3.3 扫描测试的基本时序

9.3.4 扫描设计的注意事项

9.4 边界扫描电路设计

9.4.1 边界扫描简介

9.4.2 边界扫描电路结构

9.4.3 TAP控制器及指令集

9.4.4 基于BSD Compiler的边界扫描电路设计方法

本章习题

第10章 SoC设计方法

10.1 SoC概述

10.2 SoC设计流程

10.2.1 软硬件协同设计

10.2.2 基于标准单元的SoC芯片设计流程

10.3 SoC系统结构设计

10.4 IP复用的设计方法

10.5 SoC验证方法

本章习题

第11章 AES密码处理器设计与验证（方案1）

11.1 AES算法描述

11.1.1 数学预备知识

11.1.2 符号和习惯用语

11.1.3 AES加密算法

11.1.4 AES解密算法

11.1.5 密钥扩展

11.2 AES密码处理器的体系结构设计

11.2.1 AES密码处理器框图及外部信号说明

11.2.2 AES密码处理器模块结构图

11.2.3 AES密码处理器各子模块设计方案

11.2.3.1 明文／密文／密钥寄存器设计方案

11.2.3.2 密钥扩展模块设计方案

11.2.3.3 加／解密模块设计方案

11.2.3.4 控制模块设计方案

11.3 AES密码处理器的Verilog模型设计

11.4 AES密码处理器的功能仿真

11.4.1 密钥扩展仿真结果

11.4.2 加密仿真结果

11.4.3 解密仿真结果

11.5 基于FPGA的AES密码处理器的实现与测试

11.5.1 基于FPGA的AES密码处理器的综合与时序仿真

11.5.2 基于FPGA的AES密码处理器的实现与测试

本章习题

第12章 AES密码处理器设计与验证（方案2）

12.1 AES密码处理器体系结构设计

12.1.1 AES密钥扩展模块电路结构设计

12.1.2 AES加／解密模块电路结构设计

12.1.3 提高性能和降低成本采用的技术

12.2 AES密码处理器Verilog RTL模型设计

12.3 AES密码处理器功能仿真

12.4 AES密码处理器综合及性能、规模分析

12.5 AES密码处理器综合后时序仿真

12.6 AES密码处理器布局布线

12.7 AES密码处理器版图后物理检查（DRC、LVS）

12.8 AES密码处理器版图后性能、规模、功耗分析

12.9 AES密码处理器版图后时序仿真

12.10 AES密码处理器基于FPGA的综合、布局布线及分析

12.11 AES密码处理器基于FPGA的实现与测试

12.12 AES密码处理器使用说明

本章习题

第13章 SM4密码处理器设计与验证

13.1 SM4密码算法简介

13.1.1 说明与定义

13.1.2 SM4加／解密算法

13.1.3 SM4密钥扩展算法

13.1.4 SM4加密实例

13.2 SM4密码处理器体系结构设计

13.3 SM4密码处理器Verilog RTL模型设计

13.4 SM4密码处理器功能仿真

13.5 SM4密码处理器综合及性能、规模、功耗分析

13.6 SM4密码处理器综合后时序仿真

13.7 SM4密码处理器布局布线

13.8 SM4密码处理器物理验证（DRC、LVS）

13.9 SM4密码处理器布局布线后性能、规模、功耗分析

13.10 SM4密码处理器版图后时序仿真

13.11 SM4密码处理器FPGA验证

本章习题

第14章 RSA密码处理器设计与验证

14.1 RSA算法描述

14.2 RSA算法硬件实现原理

14.3 RSA密码处理器体系结构设计

14.3.1 RSA控制模块设计

14.3.2 参数寄存器模块设计

14.3.3 数据选择器模块设计

14.3.4 模乘模块设计

14.4 RSA密码处理器主要RTL代码设计

14.5 RSA密码处理器功能仿真

14.5.1 模乘模块功能仿真

14.5.2 RSA密码处理器功能仿真

14.6 RSA密码处理器基于FPGA的综合、布局布线与性能、规模、功耗分析

14.7 RSA密码处理器基于FPGA的实现与测试

14.8 基于ASIC标准单元工艺库对RSA密码处理器进行综合及分析

14.9 对综合后的RSA密码处理器进行布局布线及分析

14.10 附录（表14-17）

本章习题

第15章 基于RISC-Ⅴ处理器和密码协处理器的SoC设计

15.1 密码算法简介

15.1.1 AES算法

15.1.2 RSA算法

15.2 SoC体系结构设计

15.2.1 领域专用体系结构

15.2.2 SoC系统结构

15.2.3 扩展指令编码

15.3 协处理器设计与功能仿真

15.3.1 AES算法核设计

15.3.2 RSA算法核设计

15.3.3 EAI接口控制逻辑的设计

15.3.4 功能仿真

15.4 FPGA实现与测试

15.4.1 FPGA测试方案

15.4.2 测试程序开发

15.4.3 SoC测试结果

15.5 后端设计

15.5.1 综合

15.5.2 综合后的静态时序分析

15.5.3 形式验证

15.5.4 布局布线

15.5.4.1 Floorplan

15.5.4.2 Placement

15.5.4.3 时钟树综合

15.5.4.4 Route

15.5.5 布局布线后的静态时序分析

15.5.6 时序仿真

15.5.7 物理验证

15.6 设计结果分析

本章习题

参考文献