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忍者学校篇
第1章 基础知识
第一讲 加和尚说技术发展 穆金仙谈语言演变Verilog语言发展及其主要特点
第二讲 守规并非实际迂腐 按部方为真正捷径ASIC与FPGA的开发流程
第三讲 高速率信号要完整 门阵列时序可约束FPGA的时序约束
第四讲 打胜仗未雨需绸缪 做设计把握到细节FPGA结构与面向FPGA的设计
第五讲 语言设计两面全能 初学乍练一头雾水Verilog语言的可综合性
第2章 语言层次
第一讲 翻译标准穆子得意 胡说层次加菲犯难标准内容与逻辑层次
第二讲 跳出行为天地宽广 面试之前必读此节非RTL级的Verilog简介
第三讲 脚踏阴阳以生四象 内存数值而出格式常量与表达式
第四讲 出生命名自有准则 千丝万缕布尔逻辑变量类型
第五讲 工程步骤自顶向下 逻辑设计模块连接模块设计与连接
下忍篇
第3章 组合操作
第一讲 科学思维三段推理 数字电路逻辑运算逻辑运算
第二讲 四则运算正负整数 可否综合加减乘除算术运算
第三讲 适应环境多种选择 分支导航关系比较关系操作
第四讲 关关雎鸠辗转反侧 位位比特拼接扩展位拼接与选取
第五讲 前途歧路会看地图 系统分支选择操作“? :”选择操作
第4章 还是组合
第一讲 默默潜伏不求正名 时时准备立即响应组合逻辑：reg与always
第二讲 条件面前戏说假如 真情实感泪唱如果选择语句
第三讲 数座“伊夫[11]”管理困难 多个数值讨论“案例[12]”多选语句
第四讲 沙弥听讲迷途知返 老道说书指点迷津组合逻辑综合
中忍篇
第5章 时序逻辑
第一讲 两个活宝锁存触发 一对兄弟电平边沿触发器与时序逻辑
第二讲 积香厨中穆子做面 集电芯内触发联串D触发器链
第三讲 包袱重压蜗牛行路 轻装分担马蹄飞奔时序与组合逻辑融合
第四讲 独木成林难于登天 兄弟协力分进合击并行化设计模式
第五讲 天下大事欲速不达 建功立业集腋成裘流水线设计模式
第六讲 工作不满老板发怒 一人多用调度得当时分复用设计模式
第6章 工程话题
第一讲 系统复位无上法宝 片外按键初级输入按键与复位
第二讲 语言有限移位受限 智力无边位数可变可变移位宽度的移位操作
第三讲 数字逻辑状态一统 数学抽象模型两种有限状态机及其代码
第四讲 多个时钟滴滴答答 几种隔离分分合合多时钟系统
第五讲 重复工作令人烦恼 循环描述可能综合循环控制
上忍篇
第7章 灵活模块
第一讲 辟邪驱鬼书宝尉迟 复杂计算任务函数函数与任务
第二讲 统一环境统一定义 一起修改一起作用宏定义与宏判断
第三讲 结构一致小节差异 书写单次参数细化参数
第四讲 学习方法模式总结 代码简练生成有道生成块
第五讲 综合知识核心设计 数字分频牛刀小试数字分频器核的设计
第8章 电路之外
第一讲 行为涉及红花两朵 电路验证各有不同与电路无关的HDL
第二讲 继承而来功能丰富 范围广泛应用谨慎编译指令
第三讲 仿真亦需输入输出 语言也有任务函数系统任务与函数
第四讲 武林高手也要吃饭 最强设计必须测试测量向量与激励
第五讲 对外联络语言接口 勾选交通句柄函数与其他语言/系统接口简介
火影篇
第9章 综合例子
第一讲 脉冲时钟时时振荡 正弦信号刻刻查表DDS及其基于ROM查找表的实现
第二讲 截弓为弦祖子得率 化曲作线比丘成功基于折线拟合的DDS实现
第三讲 胡旋不停逐步逼近 位宽延长内外有别基于CORDIC的DDS实现
附录
附录A 给逻辑派和语法党的索引常用Verilog关键词的逻辑归类
附录B 电路门门规代码风格与规则
附录C 基本拳谱有关开发与仿真环境的资料
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