高速电路设计进阶电子书

内容简介

前言

第1章 电路设计概述

1.1 对信号链路的理解

1.1.1 对正确建立信号传输链路的理解

【案例1.1】信息传输的过程，以及该过程对信号的要求

1.1.2 对信号是否可能产生明显波形畸变的理解

【案例1.2】比较两个周期频率相同的信号

【案例1.3】信号边沿是影响信号传输的唯一重要的参数吗？

【案例1.4】USB 2.0差分对是否一定需要阻抗控制

【案例1.5】周期频率对信号质量没有任何影响吗？

1.2 为什么时钟信号比数据信号更重要

1.3 关注温度、湿度等因素对电路特性的影响

1.3.1 湿度的影响及其实例

【案例1.6】在电子产品测试中与湿度有关的问题

【案例1.7】存储环境潮湿导致元器件失效

1.3.2 温度的影响及其实例

【案例1.8】低温下电子设备启动异常

1.4 关注元器件参数偏差对电路设计的影响

1.4.1 元器件参数值的偏差

1.4.2 正态分布

1.4.3 评估参数偏差对电路设计的影响

【案例1.9】评估电路的过压门限参数偏差

1.4.4 在替换元器件时，需考虑参数偏差的影响

1.4.5 最坏情况分析和蒙特卡罗分析

【案例1.10】低通滤波器的最坏情况分析

【案例1.11】低通滤波器的蒙特卡罗分析

1.5 对设计指南的理解和应用

1.5.1 元器件应用的“扬长避短”，会随场合的不同而转变

1.5.2 如何理解和应用设计指南

【案例1.12】在某些设计场合，无法实现的差分对走线设计要求

【案例1.13】在某些工程设计场合，难以实现的DDR3 SDRAM设计要求

【案例1.14】为什么高密度电路板的层间距会做得比较小？为什么高速电路希望选择介电常数小一些的板材？

1.6 硬件研发与软件研发的密切关系

1.6.1 设计阶段

【案例1.15】硬件架构设计考虑不周给后续软件调试带来的隐患

【案例1.16】DDR3 SDRAM无法运行到1866Mbps速率的问题

1.6.2 调试阶段

【案例1.17】网口出现偶发的数据传输错误

1.6.3 研发测试阶段

1.7 硬件工程师需权衡各方面的设计需求

【案例1.18】硬件工程师如何做元器件变更的决策

1.8 硬件工程师对成本的考虑

【案例1.19】针对某产品CPU高频滤波电容的优化

第2章 电源电路的设计

2.1 电源模块方案和分立电源方案

【案例2.1】比较电源模块方案和分立电源方案

【案例2.2】控制芯片与功率芯片分离的思路在其他方面的应用

2.2 低压差线性电源LDO的应用

2.2.1 LDO工作原理

2.2.2 LDO相对于开关电源的优势和应用场合

2.2.3 LDO电路设计要点

【案例2.3】对比两个LDO输出电压的范围

【案例2.4】LDO输出电压偏高的问题

【案例2.5】某产品在小批量试制后，在高低温抽样测试环节发现的低概率误关机故障

【案例2.6】从稳定性角度看，LDO芯片对输出端所加电容的要求

【案例2.7】利用LDO的PSRR特性实现对开关电源低频段噪声的抑制

2.3 针对低功耗要求的电源电路设计

【案例2.8】针对有永不掉电需求的芯片而提供的电源方案

【案例2.9】低功耗设计采用LDO方案，还是采用开关电源方案

【案例2.10】如何更准确地对低功耗设计的电流进行测试

2.4 开关电源电路的发展趋势

2.5 DC/DC开关电源电路的设计

2.5.1 基本工作原理

2.5.2 确定开关频率需考虑的问题

【案例2.11】由于开关频率设置得不合理，导致电源输出异常

【案例2.12】由电源开关频率，找到故障调试的线索

2.5.3 电源电路中的电感和电容

【案例2.13】工作电流远小于额定电流，电感为何烫手？

【案例2.14】对比大感值电感和小感值电感在电源电路中的差异

2.5.4 电源工作模式——PWM、PFM、Burst、Pulse Skip

【案例2.15】基于实例对比PWM模式和PFM模式的效率差异和波形差异

【案例2.16】在正常负载条件下，开关节点上产生振荡的原因分析

【案例2.17】电源芯片进入Burst模式导致的故障问题

2.5.5 电压控制模式和电流控制模式

【案例2.18】电压控制模式与电流控制模式的响应速度波形对比

2.5.6 估算电源功耗

【案例2.19】电源电路MOSFET功耗计算实例

【案例2.20】参数降额过多导致无法实现功耗的最优化

【案例2.21】电源选型的困扰

2.5.7 电流监测和过流保护

【案例2.22】通过电感的DCR实现电流监测的PCB实现

【案例2.23】通过对电流干路上精密电阻两端电压的监测实现电流监测的PCB实现

【案例2.24】电流监测电路设计不良导致的误触发过流保护

2.5.8 电源纹波和电源噪声

【案例2.25】电容越大，纹波越小？

【案例2.26】通过降低电源噪声来减小时钟抖动，解决芯片数据包传输出错的问题

2.6 开关电源的PCB设计

2.6.1 理解滤波电容的作用及PCB设计要点

【案例2.27】滤波电容的作用

2.6.2 环路和路径寄生感性

【案例2.28】针对PCB环路的优化

2.6.3 接地、散热

【案例2.29】一个关于电源电路接地的常见错误

2.6.4 开关节点的处理

2.6.5 反馈信号的设计要点与PCB走线

2.6.6 各设计要求的优先级分析

【案例2.30】当设计无法按理想的方式实现时的处理方法

【案例2.31】在两种不同的设计中，从电感到开关节点连线的不同处理方法

2.6.7 开关电源PCB设计要点总结

【案例2.32】电源宏观布局的两个案例

【案例2.33】非屏蔽式电感可能带来的问题

2.7 针对电源电路高频噪声的一种解决方法

2.8 电源电路典型故障诊断与案例分析

【案例2.34】根据产品要求确定电源选型

【案例2.35】某批次电路板的MOSFET发热严重

【案例2.36】芯片启动异常的故障分析

【案例2.37】比较升压电源的三种PCB设计方式

2.9 电源电路设计实例与分析

2.9.1 获取电源芯片的基本信息

【案例2.38】电源输入电压范围裕量太小导致的设备运行故障

2.9.2 根据实际应用场合确定电源的工作模式

2.9.3 确定电源的保护方式

2.9.4 电源电路的设计

【案例2.39】对电感额定电流参数值的思考

2.10 电源系统的环路稳定性设计

2.10.1 系统稳定性原理和零点、极点分析

【案例2.40】运算放大器电路输出振荡的情况分析

【案例2.41】电源电路伯德图测试结果分析

【案例2.42】应用环路调整的方法解决电源噪声问题

【案例2.43】电路设计中极点和零点的构造

2.10.2 电源系统环路设计的宏观要求

【案例2.44】如何有效衰减电源低频带噪声？[2]

2.10.3 系统环路框图[3]

2.10.4 Type Ⅱ型补偿网络

2.10.5 Type Ⅲ型补偿网络

2.10.6 一个环路设计的实例

第3章 信号完整性设计

【案例3.1】仅依赖信号时域信息，导致故障调试方向错误

3.1 低速电路高速化

【案例3.2】带有多个从设备的SPI总线遇到的传输故障

3.2 对高速信号传输有影响的因素

3.3 时钟是最重要的

3.4 噪声对电路的影响

3.5 DC（直流）耦合和AC（交流）耦合

3.5.1 DC耦合和AC耦合的对比

3.5.2 AC耦合只能用于直流平衡的场合

3.5.3 对AC耦合电路中接收端直流偏置的处理

3.5.4 对高速链路上AC耦合电容的处理

3.5.5 AC耦合电容摆放的位置

3.5.6 电容的寄生感性分析及其对AC耦合电容工作特性的影响

【案例3.3】对电容滤波能力的错误理解

3.6 阻抗

3.6.1 传输线阻抗参数的影响因素

3.6.2 过孔阻抗参数的影响因素

【案例3.4】高速差分对换层过孔处存在的阻抗突变问题

3.6.3 阻抗设计需充分考虑生产的影响和要求

3.6.4 阻抗设计需充分考虑设计的具体情况和要求

3.6.5 阻抗设计需充分考虑连接器的影响

3.6.6 总结

3.7 PCB板材

3.7.1 PCB板材的Dk和Df参数

3.7.2 PCB和信号损耗

【案例3.5】PCB损耗参数是连接芯片损耗裕量和PCB走线长度要求的桥梁

【案例3.6】高速电路PCB设计中铜箔粗糙度的确定

3.7.3 PCB板材的玻纤效应

3.7.4 PCB板材的玻璃转化温度Tg

3.7.5 高速电路PCB板材的选择

3.7.6 新PCB板材的验证

3.8 串扰

3.8.1 理解串扰

3.8.2 减小串扰

【案例3.7】由连接器导致的差分对信号串扰

3.9 一个发送端、多个接收端的设计

3.9.1 两个案例

【案例3.8】JTAG接口无法访问的问题

【案例3.9】电路板无法启动的故障分析

3.9.2 菊花链拓扑结构

【案例3.10】在菊花链拓扑结构中，哪个位置的负载芯片信号质量最好？

3.9.3 T型拓扑结构

【案例3.11】对DDR3 SDRAM T型拓扑结构的分析

3.9.4 基于案例分析菊花链拓扑结构和T型拓扑结构

【案例3.12】对高速差分对信号一驱二的设计分析

3.10 5Gbps及以上速率的高速电路设计

3.10.1 高速串行差分传输技术

3.10.2 高速串行接口的均衡技术与案例分析

【案例3.13】通过改善FFE参数值解决链路传输问题

【案例3.14】10Gbps信号眼图的优化与分析

【案例3.15】高速接口低温测试出错的故障解决与分析

【案例3.16】动态配置的CTLE，还是固定的CTLE？

【案例3.17】比较两种应用场景下的DFE参数值

3.10.3 5Gbps以上高速电路调试技巧

【案例3.18】25Gbps差分对抖动偏大的故障调试

3.10.4 5Gbps以上高速电路的验证

3.11 眼图和眼图测量

【案例3.19】信号眼图分析

3.12 关于仿真

【案例3.20】盲目套用设计指南导致的设计问题

【案例3.21】时序仿真和实测结果存在较大偏差

【案例3.22】对比仿真时芯片参数的设置和电路工作时芯片参数的设置

【案例3.23】一个仿真通过而实测不通过的例子

第4章 DDRx SDRAM工作原理、性能分析与硬件技术要点

4.1 DDRx SDRAM概述

4.1.1 Flash存储器能否取代DDRx SDRAM

4.1.2 DRAM和SRAM的对比

4.1.3 DDRx和GDDRx SDRAM的区别

4.1.4 对DDRx SDRAM运行速率的理解

【案例4.1】对DDRx SDRAM接口速率的错误理解

4.2 DDRx SDRAM的基本结构及工作原理

4.2.1 DDRx SDRAM工作过程分析

4.2.2 对DDRx SDRAM工作过程中关键问题的理解

【案例4.2】计算Refresh操作对DDRx SDRAM性能的影响

4.2.3 DDRx SDRAM内部组织结构分析

4.2.4 DDRx SDRAM内部结构——输出阻抗校准单元

4.2.5 DDRx SDRAM内部结构——存储单元与总容量

4.2.6 DDRx SDRAM内部结构——数据预取单元及其在每一代DRAM上发生的变化

4.2.7 DDRx SDRAM内部结构——ODT单元

4.3 各代DDRx SDRAM的演进过程和硬件技术要点

4.3.1 从DDR到DDR2

4.3.2 从DDR2到DDR3——存储性能提升

4.3.3 从DDR2到DDR3——工作电压和功耗降低

4.3.4 从DDR2到DDR3——优化信号输出阻抗

【案例4.3】是否应该在DDRx SDRAM的信号线上串联电阻

4.3.5 从DDR2到DDR3——DQS信号强制使用差分对

4.3.6 从DDR2到DDR3——引入Reset（复位）信号

4.3.7 从DDR2到DDR3——写平衡机制和Fly By拓扑结构

【案例4.4】DDR3 SDRAM初始化失败的原因分析

4.3.8 从DDR3到DDR4——存储性能提升

【案例4.5】分析Bank Group对DDR4 SDRAM性能的影响

4.3.9 从DDR3到DDR4——工作电压和功耗降低

4.3.10 从DDR3到DDR4——数据信号电平从SSTL变为POD，数据参考电平VREFDQ片内可调

4.3.11 从DDR3到DDR4——DBI机制

4.3.12 从DDR3到DDR4——数据组引入CRC校验，地址组引入奇偶校验

【案例4.6】DDR4 SDRAM的两种错误校验方案分析

4.3.13 从DDR4到DDR5——一个64位数据通道分为两个32位数据通道

【案例4.7】双Rank和双通道这两种DRAM存储方案的分析和对比

4.3.14 从DDR4到DDR5——工作电压降低、性能更高

4.3.15 从DDR4到DDR5——新的命令编码方式

4.3.16 从DDR4到DDR5——地址和数据都采用POD，且都支持片内ODT

4.3.17 从DDR4到DDR5——DFE均衡

4.4 系统存储性能分析、计算与总结——综合实例

4.4.1 综合实例分析

【案例4.8】DDR4 SDRAM存储性能分析[15]

4.4.2 系统存储性能的总结

4.5 本章总结

第5章 DDRx SDRAM硬件电路设计、调试及案例解析

5.1 原理性设计思路、原理图设计要点与案例解析

5.1.1 存储系统的存储单位分析

5.1.2 存储器选型需考虑的若干要点

【案例5.1】存储器选型的考虑要点

5.1.3 电源电路与上电顺序

5.1.4 信号线序调整

【案例5.2】DDRx SDRAM的线序调整

5.1.5 地址信号映像（Address Mirroring）

5.1.6 参考电压VREF

5.1.7 单粒子翻转（SEU）问题与ECC校验

5.1.8 DDRx SDRAM写操作、读操作时DQ、DQS的相位关系

5.1.9 DDR4 SDRAM硬件初始化过程中的关键步骤

【案例5.3】分析CPU设计指南对数据、地址走线长度提出的要求

5.1.10 DDRx SDRAM硬件设计流程

5.2 PCB布局设计要点与案例解析

5.2.1 T型拓扑结构的布局要点

【案例5.4】T型拓扑设计实例

5.2.2 Fly By拓扑结构的布局要点

5.2.3 其他布局要点

5.3 PCB布线设计要点与案例解析

5.3.1 案例解析：随DRAM升级换代而愈加严格的设计要求

【案例5.5】对DDR4 SDRAM评审中发现的问题及其相关研究结果

5.3.2 信号分组

5.3.3 T型拓扑结构和Fly By拓扑结构的布线要点

【案例5.6】五片DRAM芯片采用T型拓扑布线应注意的问题

【案例5.7】若干片DRAM芯片采用Fly By拓扑布线应注意的问题

5.3.4 CLK差分对的信号质量优化

【案例5.8】分析两个设计中CCOMP电容的不同处理方式

5.3.5 DDR3、DDR4 SDRAM布线设计要求

【案例5.9】DDR4 SDRAM无法以最高设计速率运行的原因

【案例5.10】电路长时间运行时遇到的偶发性错误

【案例5.11】设计评审时发现的关于绕线等长的问题

【案例5.12】DRAM的PCB设计中出现的过孔阵列问题

5.3.6 等长和等延时

5.4 信号质量、时序分析及其实例解析

5.4.1 地址控制信号的时序和信号质量分析

【案例5.13】2400Mbps速率的DDR4 SDRAM的地址信号时序测量

5.4.2 差分对时钟信号的信号质量分析

5.4.3 数据信号的信号质量分析（眼图分析）

参考文献

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