Xilinx FPGA应用进阶：通用IP核详解和设计开发电子书

前言

第1章　Xilinx FPGA发展和应用

1.1　可编程器件现状和发展简介

1.1.1　可编程器件的特点与应用

1.1.2　可编程器件厂家介绍

1.1.3　可编程器件发展趋势

1.2　Xilinx FPGA简介

1.2.1　Xilinx FPGA产品介绍

1.2.2　Xilinx Virtex-6系列FPGA

1.3　基于IP Core的FPGA设计

1.3.1　IP Core分类

1.3.2　AXI总线协议在Xilinx IP核中的应用

1.3.3　基于IP Core的FPGA设计流程

1.4　FPGA在通信领域的应用优势

1.4.1　FPGA在通信领域的技术优势

1.4.2　Xilinx FPGA的IP核群

1.5　NetFPGA板卡的应用基础

1.5.1　NetFPGA-1G板卡介绍

1.5.2　NetFPGA-10G板卡介绍

1.5.3　大学生信息安全竞赛与NetFPGA

1.6　本章小结

第2章　Xilinx FPGA时钟资源详述

2.1　Xilinx FPGA时钟资源

2.1.1　Xilinx FPGA时钟资源分类

2.1.2　Xilinx FPGA时钟管理器说明

2.2　Xilinx FPGA时钟详述

2.2.1　时钟相关的基本概念

2.2.2　全局时钟资源介绍

2.2.3　区域时钟

2.3　Virtex-5 DCM介绍与使用说明

2.3.1　DCM功能和结构

2.3.2　DCM生成演示过程

2.3.3　DCM IP核时序仿真

2.4　Virtex-5 PLL介绍与使用说明

2.4.1　PLL内部结构和功能说明

2.4.2　PLL生成演示过程

2.4.3　PLL IP核时序仿真

2.5　Virtex-6 MMCM介绍与使用说明

2.5.1　MMCM功能和结构简介

2.5.2　MMCM生成演示过程

2.5.3　MMCM IP核时序仿真

2.6　本章小结

第3章　Block RAM核的功能简介和应用说明

3.1　Xilinx FPGA器件内部存储资源介绍

3.1.1　基于Block RAM的IP核简介

3.1.2　Block RAM与DRAM的区别

3.2　Virtex-6 Block RAM内部结构详细说明

3.2.1　Block RAM接口介绍

3.2.2　Block RAM写属性介绍

3.3　ROM核生成实例详解

3.3.1　ROM核生成演示

3.3.2　coe文件解释说明

3.3.3　ROM接口信号时序图

3.4　RAM IP核生成实例详解

3.4.1　RAM IP核生成演示

3.4.2　RAM接口信号时序图

3.5　FIFO IP核生成实例详解

3.5.1　FIFO IP核生成演示

3.5.2　FIFO接口信号时序图

3.5.3　FIFO生成命名规范

3.6　CAM IP核生成实例详解

3.6.1　TCAM器件的相关知识

3.6.2　CAM IP核简介

3.6.3　CAM IP接口信号说明

3.6.4　CAM IP核工作模式

3.6.5　CAM IP核生成演示

3.6.6　CAM IP接口信号时序图

3.7　本章小结

第4章　TEMAC核的功能和应用介绍

4.1　以太网技术介绍

4.1.1　以太网的发展演进

4.1.2　以太网协议规范介绍

4.2　Xilinx千兆以太网解决方案

4.2.1　千兆以太网IP核简介

4.2.2　TEMAC核的典型应用

4.2.3　TEMAC核开发优势

4.3　TEMAC核结构介绍

4.3.1　TEMAC整体结构

4.3.2　嵌入式以太网MAC功能简介

4.4　用户接口信号详述

4.4.1　用户发送接口功能和信号介绍

4.4.2　用户接收接口功能和信号介绍

4.5　AXI4-Lite接口信号

4.5.1　AXI4-Lite接口信号说明

4.5.2　基于AXI4-Lite接口的读过程

4.5.3　基于AXI4-Lite接口的写过程

4.5.4　MAC地址/帧内容过滤

4.5.5　基于AXI4-Lite接口的相关配置和管理

4.6　MDIO配置接口

4.6.1　MDIO接口简介

4.6.2　MDIO接口信号定义

4.6.3　TEMAC核中的MDIO控制

4.7　物理接口说明

4.7.1　MII接口分析

4.7.2　GMII/RGMII接口分析

4.7.3　SGMII/1000 Base-X接口分析

4.8　TEMAC核的生成和仿真实验

4.8.1　TEMAC核的生成

4.8.2　建立TEMAC核仿真工程

4.8.3　TEMAC仿真实验说明

4.9　本章小结

第5章　LVDS技术规范及其应用

5.1　LVDS接口标准和规范

5.1.1　LVDS技术规范简介

5.1.2　LVDS典型电路简介

5.2　LVDS源同步传输方案

5.2.1　源同步接口介绍

5.2.2　源同步偏斜分析

5.2.3　去偏斜解决方案

5.3　OIF-SPI4-02.10接口标准

5.3.1　SPI-4.2接口简介

5.3.2　SPI-4.2接口信号和功能描述

5.4　IODELAYE1 IP核说明

5.4.1　IODELAYE1概述

5.4.2　IODELAYE1接口信号和参数

5.4.3　IODELAYE1延迟控制时序

5.4.4　IDELAYCTRL的介绍

5.5　ISERDESE1 IP核说明

5.5.1　ISERDESE1接口和功能概述

5.5.2　ISERDESE1的接口信号和属性

5.5.3　BITSLIP子模块说明

5.6　OSERDES IP核说明

5.6.1　OSERDES结构概述

5.6.2　OSERDES接口信号和属性

5.6.3　OSERDES接口信号时序

5.7　动态相位调整解决方案

5.7.1　DPA实现方案概述

5.7.2　DPA实现简介

5.8　本章小结

第6章　Xilinx DDR3存储器接口解决方案

6.1　DDR3 SDRAM存储器概述

6.1.1　DDR3 SDRAM相关名词解释

6.1.2　DDR3 SDRAM存储器操作流程

6.1.3　DDR3 SDRAM引脚介绍

6.2　DDR3控制器IP核主要模块描述

6.2.1　用户接口模块

6.2.2　存储器控制模块

6.2.3　PHY模块

6.3　DDR3 IP核接口操作

6.3.1　用户接口操作

6.3.2　读延迟

6.4　DDR3控制器IP核的例化

6.4.1　选择MIG工具

6.4.2　DDR3控制器的生成

6.4.3　DDR3控制器IP核生成文件说明

6.4.4　UCF文件校验及规则

6.5　DDR3控制器IP核的约束

6.5.1　时序约束

6.5.2　I/O引脚约束

6.6　DDR3控制器IP核的仿真模型

6.6.1　流量生成器

6.6.2　存储器初始化和流量测试

6.6.3　仿真调试

6.7　本章小结