Verilog HDL应用程序设计实例精讲(电子书不提供附加（光盘）资源)电子书

内 容 简 介

丛书说明

光盘说明

前言

第一篇Verilog HDL基础知识

第1章Verilog HDL语言概述

1.1 HDL概念与发展历史

1.2 Verilog HDL语言特点

1.3 Verilog HDL语言开发流程

1.4 Verilog HDL程序的基本结构

第2章Verilog HDL语法基础

2.1 程序格式

2.2 注释

2.3 间隔符

2.4 数值

2.5 字符串

2.6 标识符

2.7 系统任务和函数

2.8 编译指令

2.9 数据类型

2.10 表达式

第3章行为级建模

3.1 行为级建模的结构

3.2 语句块

3.3 时间控制

3.4 赋值语句

3.5 分支语句

3.6 循环控制语句

3.7 任务（task）和函数（function）

第4章结构级建模

4.1 模块级建模

4.2 门级建模

第5章Verilog HDL语句的综合

5.1 综合概述

5.2 连续赋值语句的综合

5.3 过程赋值语句的综合

5.4 逻辑运算符的综合

5.5 算术运算符的综合

5.6 关系运算符的综合

5.7 移位（shift）运算符综合

5.8 位选择综合

5.9 条件表达式的综合

5.10 always语句的综合

5.11 if语句的综合

5.12 case语句的综合

5.13 锁存器的综合

5.14 循环语句的综合

5.15 阻塞和非阻塞赋值

5.16 函数的综合

5.17 任务的综合

5.18 任意值/高阻的综合

第6章设计验证

6.1 后综合设计验证

6.2 面向验证的编码风格

6.3 定时验证

6.4 时序分析基础

6.5 定时验证的系统任务

第7章Verilog HDL代码优化技巧

7.1 资源共享

7.2 公共子表达式

7.3 代码调整

7.4 公因子

7.5 触发器和锁存器的优化

7.6 代码大小

7.7 算术表达式树高度优化

7.8 运算符强度缩减

第二篇Verilog HDL应用编程实例

第8章组合电路设计实例

8.1 基本门电路

8.2 组合门电路

8.3 三态门电路

8.4 双向门电路

8.5 数据选择器与数据分配器

8.6 数据比较器

8.7 各种加法器（减法器）设计

8.8 常用乘法器设计

8.9 伽罗华域GF(q)乘法器设计

8.10 常用除法器设计

8.11 本章小结

第9章时序电路设计实例

9.1 D触发器设计

9.2 四种计数器设计

9.3 两种分频器设计

9.4 两种移位寄存器设计

9.5 本章小结

第10章存储器电路设计实例

10.1 片内ROM的Verilog HDL建模

10.2 片内ROM的LPM应用

10.3 片上SRAM的Verilog HDL建模

10.4 片上SRAM的LPM建模

10.5 片外SRAM的LPM建模

10.6 同步FIFO的Verilog HDL建模

10.7 同步FIFO的LPM建模

10.8 异步FIFO的Verilog HDL设计

10.9 本章小结

第11章数字通信与控制设计实例

11.1 时序状态机的设计

11.2 伪随机序列应用设计

11.3 积分梳状滤波器（CIC）设计

11.4 CORDIC数字计算机的设计

11.5 UART收发器设计实例

11.6 I2C Master控制器设计实例

11.7 SPI Master控制器设计实例

11.8 曼彻斯特编码器、译码器设计实例

11.9 RS编码器、译码器设计实例

11.10 本章小结

第12章数字频率测量设计实例

12.1 频率测量的常用方法

12.2 直接测频法

12.3 周期测频法

12.4 等精度测频法

12.5 本章小结

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