Xilinx系列FPGA芯片IP核详解电子书

内容简介

前言

第1章 Xilinx IP核的生成和使用

1.1 概述

1.2 IP核生成工具

1.2.1 概述

1.2.2 IP核生成工具接口

1.2.3 IP核生成工具的使用

1.2.4 定制和编辑IP核

1.3 基于ISE工程导航工具的IP核操作

1.3.1 创建工程

1.3.2 定制IP核

1.3.3 添加IP核

1.3.4 例化IP核

1.3.5 编辑IP核

1.3.6 仿真IP核

1.4 其他IP核操作

1.4.1 构造向导

1.4.2 网表IP

1.4.3 微处理器和外设IP

1.4.4 系统生成工具

第2章 基本IP核

2.1 乘-加器

2.1.1 累加器

2.1.2 乘累加器

2.1.3 乘加器

2.2 二进制计数器

2.3 基于RAM的移位寄存器

2.4 DSP48宏

第3章 存储器IP核

3.1 块存储器

3.2 分布式存储器

3.3 FIFO生成器

第4章 数学运算IP核

4.1 加/减法器

4.2 乘法器

4.2.1 实数乘法器

4.2.2 复数乘法器

4.3 除法器

4.4 CORDIC

4.5 浮点数操作器

第5章 数字信号处理IP核

5.1 DDS编译器

5.2 FIR编译器

5.3 CIC编译器

5.4 DFT

5.5 FFT

5.6 DUC/DDC编译器

第6章 纠错码IP核

6.1 RS码编/译码器

6.1.1 RS码编码器

6.1.2 RS码译码器

6.2 卷积码编/译码器

6.2.1 卷积码编码器

6.2.2 Viterbi译码器

6.3 3GPP Turbo码编/译码器

6.3.1 3GPP Turbo码编码器

6.3.2 3GPP Turbo码译码器

6.4 3GPP2 Turbo码编/译码器

6.4.1 3GPP2 Turbo码编码器

6.4.2 3GPP2 Turbo码译码器

6.5 IEEE 802.16 CTC编译码器

6.5.1 IEEE 802.16 CTC编码器

6.5.2 IEEE 802.16e CTC译码器

6.6 交织器/解交织器

6.7 IEEE P802.16 LDPC编码器

6.8 DVB-S2 FEC编码器

第7章 网络应用IP核

7.1 以太网MAC

7.1.1 10 Gbps以太网MAC

7.1.2 TEMAC

7.2 PCS/PMA

7.2.1 10 Gbps以太网PCS/PMA

7.2.2 以太网1000BASE-X PCS/PMA或SGMII

7.3 以太网连接单元

7.3.1 XAUI

7.3.2 RXAUI

7.4 嵌入式三模式以太网MAC封装包

7.4.1 Virtex-4嵌入式三模式以太网MAC封装包

7.4.2 Virtex-5嵌入式三模式以太网MAC封装包

7.4.3 Virtex-6嵌入式三模式以太网MAC封装包

7.5 以太网统计

7.6 以太网AVB端点

第8章 FPGA属性和设计IP核

8.1 时钟向导

8.2 GTX收发器

8.2.1 Virtex-6 FPGA GTX收发器向导

8.2.2 Virtex-5 FPGA RocketIO GTX收发器向导

8.3 SelectIO接口向导

8.4 系统监视器

第9章 标准总线IP核

9.1 串行RapidIO

9.2 CAN

9.3 用于PCI接口的Initiator/Target

9.4 PCI Express核

9.4.1 用于Virtex-5和Virtex-4的PCI Express端点

9.4.2 用于Virtex-5的PCI Express端点块增强（EBP）

9.4.3 用于Spartan-3/3A/3E的PCI Express端点PIPE

9.4.4 用于Spartan-6的PCI Express集成块

9.4.5 用于Virtex-6的PCI Express集成块

9.5 显示端口

第10章 调试验证IP核

10.1 ChipScope Pro

10.2 逻辑调试内核

10.2.1 集成控制器（ICON）

10.2.2 集成逻辑分析（ILA）

10.2.3 虚拟I/O（VIO）

10.2.4 Agilent跟踪（ATC2）

10.3 误比特率测试（IBERT）

10.4 集成总线分析核（IBA）

10.4.1 PLB IBA

10.4.2 OPB IBA

参考文献