《高性能超标量CPU：微架构剖析与设计》融合了多位一线自研高性能处理器资深工程师多年工作经验，以业界主流高性能CPU规格为基准，全面深讲解微架构设计与优化，循序渐、由浅深。书中配有二维码视频，使读者身临其境，迅速、深地掌握各种经验和技巧。本书还附赠ubuntu虚拟机，供广大学者使用。虚拟机内包含RISC-V工具，以及多个源RISC-V CPU项目，可以行RISC-V CPU的仿真和学习。
售 价：¥
纸质售价：¥89.20购买纸书
6.8
温馨提示：数字商品不支持退换货，不提供源文件，不支持导出打印
为你推荐
RECOMMEND 序
PREFACE 前言
CHAPTER 1 第1章 CPU架构与流水线技术概述
1.1 复杂指令集与精简指令集概述
1.2 ARM指令集概述
1.3 RISC-V指令集概述
1.4 MIPS指令集概述
1.5 超标量CPU设计概述
CHAPTER 2 第2章 CPU前端与指令缓存设计
2.1 内存的层次结构与缓存的基本架构
2.2 指令缓存分类与访问读取
2.3 指令缓存的替换策略选择
2.4 指令缓存的性能衡量标准与硬件预取设计
2.5 TLB与缓存的组织方式
2.6 微操作缓存与循环缓冲器设计
2.7 指令提取单元设计
2.8 指令译码单元设计
CHAPTER 3 第3章 分支预测单元设计
3.1 分支预测的原理
3.2 分支跳转方向预测
3.3 分支跳转目标预测
3.4 分支预测单元与取指令单元解耦合设计
3.5 分支预测单元的设计思路
CHAPTER 4 第4章 寄存器重命名单元设计
4.1 寄存器重命名技术概述
4.2 寄存器重命名的原理与过程概述
4.3 寄存器重命名技术的设计空间
4.4 寄存器重命名的映射方法
4.5 寄存器重命名可能的实现方案
4.6 寄存器重命名的实现过程
CHAPTER 5 第5章 发射队列设
5.1 发射队列的原理
5.2 发射队列设计空间
5.3 操作数获取策略
5.4 发射队列的工作机制
5.5 发射队列在超标量CPU中的应用
CHAPTER 6 第6章 执行单元设计
6.1 算术逻辑运算单元设计
6.2 定点乘法运算设计
6.3 单指令多数据SIMD设计
6.4 旁路网络设计
CHAPTER 7 第7章 浮点运算单元设计
7.1 浮点数据格式与运算标准——IEEE754
7.2 浮点加法运算原理与设计
7.3 浮点乘法运算原理与设计
7.4 浮点除法/开方运算原理与设计
CHAPTER 8 第8章 访存单元设计
8.1 内存模型概述
8.2 数据缓存概述
8.3 数据缓存控制设计
8.4 数据缓存预取技术
CHAPTER 9 第9章 重排序缓冲设计
9.1 重排序缓冲的原理
9.2 重排序缓冲的设计空间
9.3 重排序缓冲运行示例
CHAPTER 10 第10章 高性能CPU设计实例：Intel P6微架构
10.1 Intel P6微架构概述
10.2 Intel P6微架构的流水线设计
10.3 Intel P6微架构前端设计
10.4 Intel P6微架构乱序执行引擎设计
10.5 Intel P6微架构内存子系统设计
参考文献
买过这本书的人还买过
读了这本书的人还在读
同类图书排行榜
购物车
个人中心
