Xilinx FPGA权威设计指南:基于Vivado 2023设计套件电子书

内容简介

前言

第1章 Xilinx新一代UltraScale+架构FPGA

1.1 UltraScale+结构特点

1.2 可配置逻辑块

1.3 时钟资源和时钟管理模块

1.4 存储器资源

1.5 专用的DSP模块

1.6 SelectIO资源

1.7 高速串行收发器

1.8 系统监控器模块

1.9 互联资源

1.10 配置模块

1.11 参考资料

第2章 Vivado设计套件导论

2.1 Vivado设计套件框架

2.2 Vivado系统级设计流程

2.3 Vivado两种设计流程模式

2.4 Vivado中电路结构的网表描述

2.5 Vivado中工程数据的目录结构

2.6 Vivado中Journal文件和Log文件功能

2.7 Vivado中XDC文件

2.8 Vivado IDE的启动方法

2.9 Vivado IDE主界面

2.10 Vivado IDE工程界面及功能

2.11 Vivado支持的属性

第3章 Vivado工程模式基本设计实现

3.1 创建新的设计工程

3.2 修改工程属性

3.3 创建并添加一个新的设计文件

3.4 设计RTL分析

3.5 行为级仿真

3.6 设计综合和分析

3.7 综合后的仿真

3.8 创建实现约束

3.9 设计实现和分析

3.10 布局布线后时序仿真

3.11 生成编程文件

3.12 下载比特流文件到FPGA

3.13 生成并烧写PROM文件

第4章 Vivado非工程模式基本设计实现

4.1 非工程模式基本命令和功能

4.2 Vivado集成开发环境分析设计

4.3 修改设计路径

4.4 设置设计输出路径

4.5 读取设计文件

4.6 运行设计综合

4.7 运行设计布局

4.8 运行设计布线

4.9 生成比特流文件

4.10 下载比特流文件

第5章 Vivado创建和封装用户IP核流程

5.1 Vivado IP设计方法

5.2 创建并封装包含源文件的IP

5.3 调用并验证包含源文件的IP设计

5.4 创建并封装不包含源文件的IP

5.5 调用并验证不包含源文件的IP设计

第6章 Vivado时序和物理约束原理及实现

6.1 时序检查的概念

6.2 定义时钟

6.3 I/O延迟约束

6.4 时序例外

6.5 CDC约束

6.6 物理约束原理

6.7 配置约束

6.8 定义相对布局的宏

6.9 布局约束实现

6.10 布线约束实现

6.11 修改逻辑实现

6.12 增量编译

第7章 Vivado调试工具原理和实现

7.1 设计调试原理和方法

7.2 创建新的调试设计

7.3 网表插入调试探测流程的实现

7.4 添加HDL属性调试探测流程的实现

7.5 添加HDL例化调试核探测流程的实现

7.6 VIO原理和应用

第8章 Vivado动态功能交换原理及实现

8.1 动态功能交换导论

8.2 基于工程的动态功能交换实现

8.3 基于非工程的动态功能交换实现

8.4 动态功能交换控制器的原理及应用

第9章 Vitis HLS原理详解

9.1 高级综合工具概述

9.2 高级综合工具调度和绑定

9.3 HLS的抽象并行编程模型

9.4 函数

9.5 循环

9.6 数据类型

9.7 数组

9.8 Vitis HLS优化技术

9.9 接口及信号定义

第10章 Vitis HLS实现过程详解

10.1 基于Vitis HLS实现组合逻辑

10.2 基于Vitis HLS实现时序逻辑

10.3 基于Vitis HLS实现矩阵相乘

第11章 HDMI显示屏驱动原理和实现

11.1 HDMI的发展历史

11.2 HDMI视频显示接口定义

11.3 HDMI链路结构

11.4 HDMI链路时序要求

11.5 HDMI编码算法

11.6 HDMI并行编码数据转换原理及实现

11.7 系统整体设计结构